内容发布更新时间 : 2026/3/21 7:33:10星期一 下面是文章的全部内容请认真阅读。
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FPGA实验指导及记录
实验一 基于FPGA的计数器的设计
1、 实验目的：
（1） 掌握QuartusⅡ软件的设计流程 （2） 学习原理图设计方法和波形仿真方法
2、 实验任务：采用原理图法设计一个十进制计数器，完成时序仿真和硬件实现。 3、实验步骤： （1）新建工程
双击QuartusⅡ9.1（64-Bit）图标，打开软件，选择File→New Project Wizard,如图1-1所示，单击Next，进入图1-2所示对话框，完成工程存储文件夹建立、工程名、顶层实体名的设置。（注：可通过单击…浏览按键新建存储文件夹，文件夹放置于D盘或E盘根目录下，目录中不能有中文名称，取名最好具有可读性。）本例存储在E盘cnt_10文件夹中，文件名和顶层实体名均为cnt_10。
图1-1新建工程向导 图1-2 新建文件夹/工程名/顶层实体 单击Next，进入文件添加窗口，本例还没有设计文件，直接单击Next进入下一步设置，如图1-3所示，进行器件型号选择，本例采用EP3C16Q240C8，（建议先在Family中选择CycloneⅢ系列，然后在右侧过滤选项中选择pin count 240缩小选择范围）。单击Next进入下一步，设置设计/仿真/时序分析工具，本例不需要，直接单击Next，进入
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下一步。观察设置细节，单击Finish完成设计。
图1-3 器件型号选择 图1-4 完成工程设置 （2）新建设计文件
选择File→New，打开如图1-5所示对话框，选择Block Diagrom原理图设计文件，打开原理图设计文件。双击空白处，打开symbol对话框，选择74390，单击OK后，拖动鼠标可放置于原理图任意空白处。进一步添加输入端input/输出端output，添加完成后如图1-8所示。
图1-5 新建原理图文件 图1-6 选择74390
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图1-7添加输入/输出端 图1-8 放置所需元器件 将鼠标放置于器件端口处，鼠标即会变为“+”字型，此时可拖动鼠标进行连线。 常见连线错误如下：
两个器件虚线框重合 连线过长，画入虚线框内，出现错误节点
图1-9 连线错误示例
双击输入/输出端口，可重新命名端口名，将2个输入端口分别名为clr、clk，输出端口命名为q[3..0]。此时输出端口为总线模式，可同时观察4个输出。特别注意：QA、QB、QC、QD 4个输出端需要命名为q[0]、q[1]、 q[2]、 q[3]，与总线输出q[3..0]对应。
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