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实验指导（2013稿）

广州大学物理与电子工程学院电子系编

目录

实验1、2选1多路选择器的VerilogHDL设计 ..................................................................... 3 实验2、设计含异步清零和同步时钟使能的加法计数器 .................................................... 3 实验3、1位全加器原理图输入设计 ..................................................................................... 4 实验4、7段数码显示译码器设计 ......................................................................................... 6 实验5、数控分频器的VerilogHDL设计 ................................................................................ 7 实验6、2位十进制频率计原理图输入设计法 ..................................................................... 7 实验7、ADC0809的采样控制电路的实现 ............................................................................ 9 实验8、正弦信号发生器设计 .............................................................................................. 11 实验9、用流水线技术设计高速数字相关器 ...................................................................... 12 实验10、循环冗余（CRC）模块设计 .................................................................................. 14 实验11、 数字钟 .................................................................................................................. 15 实验12、用直接数字合成器（DDS）实现正弦波形发生器设计 ..................................... 16

实验1、2选1多路选择器的VerilogHDL设计

一、实验目的： 1、 熟悉QuartusII的VerilogHDL文本设计流程全过程； 2、 学习简单组合电路的设计、仿真和硬件测试。 二、实验步骤：

1、按照发给大家的文件“Quartus II 9.0基本设计流程-VerilogHDL.ppt”所讲述的步骤，利用QuartusII完成2选1多路选择器的文本编辑输入(mux21a.v)和仿真测试等步骤，给出仿真波形。参考程序：见《EDA技术实用教程—VerilogHDL版（第四版）》例3-1。（教材（第五版）无该程序，可自行编写）

若目标器件是EP3C40Q240C8N，建议选实验电路模式5，用键1作为控制端s； a和b分别接clock5、clock0，输出信号y接扬声器speaker。通过短路帽选择clock0接256Hz信号，clock5接1024Hz。最后进行编译、下载和硬件测试实验。

图1-1 2选1多路选择器的引脚锁定窗 三、实验报告：

1. 详细叙述2选1多路选择器实验过程；

2. 给出2选1多路选择器仿真波形图及其分析报告。

实验2、设计含异步清零和同步时钟使能的加法计数器

一、实验目的：学习计数器的设计、仿真和硬件测试，进一步熟悉VerilogHDL设计技术。 二、实验原理和实验步骤：