内容发布更新时间 : 2024/5/13 20:28:31星期一 下面是文章的全部内容请认真阅读。

FPGA实 验 报 告

学院：计算机科学学院 专业： 计科4班 姓名： 李雪飞 学号： 21209010415

实验一：输入逻辑门的设计与实现

一.实验简介：

这个实验将指导你通过使用ISE软件进行简单的2输入逻辑门的设计与实现。

二.实验目的：

?使用ISE软件设计并仿真。 ?学会程序下载。

三.实验内容 ：

1. ISE软件是一个支持数字系统设计的开发平台

2. 用ISE软件进行设计开发时基于相应器件型号的。

注意：软件设计时选择 的器件型号是与实际下载板上的器件型号相同。 3. 图1-1所示电路包含6个不同的逻辑门，本实验中用Verilog语句来描述。

四． 实验步骤 ：

abZ[5]Z[4]Z[3]Z[2]Z[1]Z[0]1. 新建工程

（1）双击桌面上“Xilinx ISE 12.3”图标，启动ISE软件(也可从开始菜单启动)。每次打开ISE都会默认恢复到最近使用过的工程界面。当第一次使用时，由于还没有历史工程记录，所以工程管理区显示空白。选择File ——>New Project选项，在弹出的对话框中输入工程名称并指定工程路径,如图所示。

（2）点击Next按钮进入下一页，选择所使用的芯片及综合、仿真工具。计算机上安装的所有用于仿真和综合的第三方EDA工具都可以在下拉菜单中找到，如图所示。在图中我们选用了Spartan6 XC6SLX16芯片，采用CSG324封装，这是NEXYS3开发板所用的芯片。另外，我们选择Verilog作为默认的硬件描述语言。

（3）再点击Next按钮进入下一页，这里显示了新建工程的信息，确认无误后，点击Finish就可以建立一个完整的工程了，如图所示。

2设计输入和代码仿真

（1）在工程管理区任意位置单击鼠标右键，在弹出的菜单中选择New Source命令，会弹出如图1-5所示的新建源代码对话框，对于逻辑设计，最常用的输入方式就是HDL代码输入法(Verilog Module、VHDL Module)、状态机输入法(State Diagram )和原理图输入法(Schematic)。这里我们选择Verilog Module输入，并输入Verilog文件名。